前項に、三次元LSIでは、回路ブロックを切り出し積層するので、積層するチップサイズが小さくなり歩留まりが上がると書きました。現在2.5D ICとして、FPGAを中心にSiインターポーザ上にカットダウンした複数のチップを搭載し、先端ラインでの初期歩留り低下の影響を減らそうという試みもあります。図6にチップサイズと歩留りの関係を示します。

図6. 　チップサイズと歩留りの関係

チップ面積と歩留まりの関係は、Dを欠陥密度、Aをチップ面積として歩留りYはY=exp（−DA)で表わされるのポアソン分布がよく使われます。プロセスの開発当初はシステマティックな不良やプロセス・回路マージンが少ないために起こる不良が重畳され、欠陥密度が一定になることは稀で、チップサイズが大きい場合、歩留まりを低く見積もり過ぎることがよくあります。図では、欠陥密度がガンマ分布になるとして計算したものです。Sは分布の広がりを表すパラメータで小さくなるとポアソン分布に近づきます。ここではS＝１としました。実際の製造ラインでは、実情に合わせてもっと精度の高い計算方法を使っていますが、ここでは簡単にしました。欠陥に対する感度は回路密度によっても変わるため、高密度のメモリのDと比較的密度の低いLOGICのD’は同じではありません。元のチップを1/4にカットダウンすると歩留まりは、上がります。これで良品チップ（KGD：Known Good Die)をSiインターポーザ上に4個並べることにより開発初期の歩留り低下の影響を緩和することができます。製造ラインでの故障解析等でシステマティックな歩留り低下やプロセスマージン拡大等によって、最終的には図の赤破線のポワソン分布に近づきます。ここで、注意しなければならないことは、扱っている欠陥は不良として見えているものだけであることです。実際に、表面から、各層を剥離しながら不良解析を行っていると不良個所以外の場所に外観異常がよく見つかり、不良につながらない欠陥が多く含まれていることがわかります。また、ウェーハをダイサーにより個片化するとチップ側面には欠陥が入っているため、微細なバンプ接合の場合にこの部分から発生するパーティクルによる歩留り低下に注意が必要です。