1994年ころから、Si格子に歪を入れて電子やホールの移動度を上げMOSトランジスタの駆動能力を上げる方法が提案されました。このようにして1990年代後半は、超高速CMOSデバイスの研究が盛んにおこなわれました。
私はこの頃４M～１６Mの2次キャッシュメモリデバイスの開発を行っていました。チップサイズは長辺が1～2㎝程度でした。
設計チームでスピードのシミュレーションを行っていましたが、ある設計者がIO回路から一番離れたメモリセルはセルから一度PCBに落とし厚い銅配線でIOにデータを出したほうが、チップ内の配線を通すよりアクセススピードは速くなるという結果を出しました。
これは、トランジスタの駆動能力を上げて高速化を図ってきた私にはショックでした。また同時にIC中の細く長い配線で、如何にデータ転送が遅れるか実感しました。高速のキャッシュメモリといっても、チップサイズ(辺）が2㎝程度、これをCPUチップの横に隣り合わせにして置いても一番端のメモリセルとCPUの演算回路は2～3㎝離れます。これから、高速の演算をするにはメモリとプロセッサを如何に近づけること、幾何学的に考えると積層することが最も有効ということが分かり三次元積層構造に惹かれました。
ただ、この構造を実現させるためには、ハード、ソフトの面で新しい設計が必要で、とてもメモリデバイス開発の私には手が出なく、悶々と時を過ごすうちに、2000年に微細化が進み2次キャッシュはCPUチップに内蔵されようになり、開発の方向転換を迫られました。